ISRC 서울대학교 반도체공동연구소

표준공정

ISRC 0.25um CMOS 표준공정

산업자원부 지원으로 1,2차 반도체 연구기반 혁신사업을 통하여 6인치 0.3um 공정 라인을 구축하고,구축된 장비를 통하여 2008년 1월 6“ 0.25um CMOS (Double - Metal) 표준공정을 수립하였다.

기존 0.5um CMOS공정과는 달리 소자의 성능 향상을 위하여 STI(Shallow Trench Isolation) 공정,TiSi2 공정, Barrier Metal / W-CVD, CMP 공정(W,ILD,IMD)에 대한 개발이 진행되었다.

저전압 회로 설계가 가능한 0.25㎛ CMOS 공정을 이용하여 우수한 chip을 제작할 수 있으리라 생각되며,관련기술을 산·학·연 연구자들에게 공유하여 다양한 기술 응용 및 적용이 이루어 질 것이라고 기대한다.

※ 0.25um CMOS Structure (2 Metal)
※ STI(Shallow Trench Isolation) Structure / TiSi2 , CMP & Barrier Metal Process
  • 0.25㎛ CMOS 공정 관련 문의
  • 지상엽 02)880-5458 syj@snu.ac.kr